RCC User Description

1. 그림에서 먼저 보기

그림은 원본 clock tree를 가리지 않고 그대로 표시합니다. 아래 표의 1~4번은 이 그림의 clock source·PLL·SYSCLK/PCLK 경로를 설명합니다. 그림 속 /1, /2, /4 ...는 여러 분주기가 직렬로 연결된 모습이 아니라, 각 prescaler 필드에서 하나만 선택할 수 있는 값 목록입니다. 현재 helper는 HPRE=/1, PPRE1=/2, PPRE2=/1을 선택합니다.

HSI 8 MHz → /2는 PLLSRC가 HSI일 때만 쓰는 경로입니다. 현재 helper는 PLLSRC=HSE, PLLXTPRE=/1을 선택하므로 HSE 8 MHz → PLL ×9 → SYSCLK 72 MHz 경로를 사용합니다. 표의 5번은 이 그림 안의 분주비가 아니라, RCC_APB2ENR/RCC_APB1ENR gate bit로 peripheral register block을 여는 영역입니다.

2. 블록 → 레지스터 비트

읽는 순서: 지원되는 항목을 먼저 확인하고, 미지원 항목은 문서 하단의 지원하지 않는 항목에서 확인합니다.

각 행은 그림에서 하는 일 → 값별 의미 → 설정 조건 순서로 읽습니다. 설정 비트는 소프트웨어가 쓰고, 상태 비트는 실제 STM32 하드웨어가 동작 결과를 반영하므로 읽어서 확인합니다. 현재 구현에서 사용하는 trainer_clock_init_72mhz()는 HSE·PLL 준비 상태와 SYSCLK 상태를 즉시 함께 씁니다. 따라서 직접 HSEON/PLLON만 썼을 때 발진 안정화나 PLL lock이 자동 진행되는 것은 아닙니다.

3. 72 MHz 초기화 함수가 하는 일

trainer_clock_init_72mhz()는 아래 표의 값을 한 번에 넣어 주는 공통 helper입니다. FW EDIT에는 함수를 다시 붙여넣지 않고 호출만 합니다. User Description에서는 내부 비트마스크 코드를 외우는 것이 아니라, 그림 1의 각 블록이 어떤 값으로 고정되는지만 보면 됩니다. HSERDY, PLLRDY, SWS는 실제 STM32에서 하드웨어가 만든 상태값이고, 이 clock helper가 대기 루프를 끝내기 위해 즉시 맞춰 쓰는 구현 전용 동작입니다.

3.1 표 기준 단순 코드

아래 코드는 위 표의 값이 어느 줄에서 설정되는지만 보여주는 helper 내부 관찰용 코드입니다. 완성된 실습 코드는 아니며, FW EDIT에는 4번처럼 trainer_clock_init_72mhz()만 호출합니다.

uint32_t cfgr = 0u;

// PLL 입력 선택: HSI를 선택하면 HSI/2 = 4 MHz가 PLL로 들어옵니다.
// 여기서는 PLLSRC=HSE를 선택했으므로 HSE 8 MHz 경로를 사용합니다.
cfgr |= RCC_CFGR_PLLSRC_HSE;       // PLLSRC = HSE
cfgr |= RCC_CFGR_PLLXTPRE_DIV1;    // HSE 경로의 /1 선택: 8 MHz를 그대로 PLL에 입력

// PLL 배율: 8 MHz × 9 = 72 MHz를 만듭니다.
cfgr |= RCC_CFGR_PLLMUL9;          // PLLMUL = ×9

// HPRE/PPRE1/PPRE2는 각각 분주기 하나입니다. /1, /2, /4 ...는
// 여러 단계를 모두 거치는 뜻이 아니라, 각 필드에서 하나만 고르는 선택지입니다.
cfgr |= RCC_CFGR_HPRE_DIV1;        // HPRE=/1 하나 선택: HCLK  = SYSCLK /1 = 72 MHz
cfgr |= RCC_CFGR_PPRE1_DIV2;       // PPRE1=/2 하나 선택: PCLK1 = HCLK /2 = 36 MHz (TIM2CLK는 timer x2 규칙으로 72 MHz)
cfgr |= RCC_CFGR_PPRE2_DIV1;       // PPRE2=/1 하나 선택: PCLK2 = HCLK /1 = 72 MHz

RCC->CFGR = cfgr;

// SYSCLK 선택: PLL을 시스템 클럭으로 사용합니다.
RCC->CFGR |= RCC_CFGR_SW_PLL;      // SW = PLL
RCC->CFGR |= RCC_CFGR_SWS_PLL;     // 현재 구현 전용: 실제 STM32에서는 읽는 상태값

실제 helper도 같은 흐름으로 동작하며, FLASH latency, HSE/PLL ready 상태, 내부 고정값인 ADCPRE까지 함께 처리합니다.

3.2 코드가 남기는 값과 확인 위치

4. 현재 Trainer 실행 예제

FW EDIT에 그대로 붙여넣는 P02 RCC 예제입니다. 각 주석의 번호는 위 블록 → 레지스터 비트 표의 번호와 연결됩니다.

#include "training_api.h"

void user_init(void)
{
    trainer_clock_init_72mhz();                /* RCC User Description 1~4번: HSI/HSE/PLL/SYSCLK·PCLK 경로 */

    RCC->APB2ENR = RCC_APB2ENR_AFIOEN;        /* RCC User Description 5번: AFIO PCLK2 gate */
    RCC->APB2ENR |= RCC_APB2ENR_IOPAEN;       /* RCC User Description 5번: GPIOA PCLK2 gate */
    RCC->APB2ENR |= RCC_APB2ENR_IOPBEN;       /* RCC User Description 5번: GPIOB PCLK2 gate */
    RCC->APB2ENR |= RCC_APB2ENR_ADC1EN;       /* ADC User Description 1번: ADC1 PCLK2 gate */
    RCC->APB1ENR = RCC_APB1ENR_TIM2EN;        /* RCC User Description 5번: TIM2 PCLK1 gate */
}

void user_loop(void)
{
    watch_u32("RCC_CR", RCC->CR);             /* 1~3번 clock source와 PLL 상태 */
    watch_u32("RCC_CFGR", RCC->CFGR);         /* 3~4번 PLL·SYSCLK·prescaler 선택 */
    watch_u32("RCC_APB2ENR", RCC->APB2ENR); /* 5번 PCLK2 peripheral gates */
    watch_u32("RCC_APB1ENR", RCC->APB1ENR); /* 5번 PCLK1 peripheral gates */
}

5. 사이트에서 확인

바로 위 실행 예제를 실행한 뒤 아래 화면에서 clock source와 peripheral gate를 확인합니다.

• Registers: Clock 그룹에서 RCC_APB2ENR의 AFIOEN/IOPAEN/IOPBEN/USART1EN과 RCC_APB1ENR의 TIM2EN을 ON/OFF로 확인합니다. 실행 예제의 ADC1EN은 ADC User Description 1번에서 확인합니다. RCC_CR/RCC_CFGR은 이 목록에 없으므로 Code Watch에서 확인합니다.
• Board · Lab pin routes: PA2/PWM_OUT 같은 신호 행을 선택하면 상세 패널에서 Live clock gates가 ON인지 확인할 수 있고 Graph trace 목록에 자동으로 추가됩니다.
• Graph: 추가된 신호가 보이는지 확인합니다. 이 RCC 전용 코드는 GPIO/TIM 출력을 아직 설정하지 않으므로 trace가 동작하지 않는 것이 정상입니다.
• Code Watch: RCC_CR의 HSEON/HSERDY/PLLON/PLLRDY, RCC_CFGR의 SW/SWS/PLLMUL, RCC_APB2ENR, RCC_APB1ENR 값이 갱신되는지 확인합니다.
• Docs / Log: RCC 전용 상태 로그는 자동으로 생성되지 않습니다. Clock 그룹과 Code Watch를 RCC 설정의 확인 근거로 사용합니다.

6. 지원하지 않는 항목

공식 STM32에는 존재하지만 현재 구현에서는 값 저장 또는 참고만 가능하며, 관련 동작은 실행하지 않습니다.